TỔNG QUAN về quá trình cách xử trí hóa học buôn bán dẫn

Thiết bị chào bán dẫn là quy trình thực hiện nhằm tạo thành chip, mạch tích vừa lòng có mặt trong những lắp thêm năng lượng điện cùng năng lượng điện tử mỗi ngày.

Bạn đang xem: Wafer là gì

Nó là một trong những chuỗi các bước của các bước giải pháp xử lý ảnh và hóa học trong những số đó những mạch năng lượng điện tử sẽ dần dần tạo ra trên một wafer làm cho bởi vật tư chào bán dẫn tinc khiết. Silinhỏ là vật liệu buôn bán dẫn thường được áp dụng độc nhất vô nhị hiện thời, cùng rất đúng theo chất bán dẫn khác nhau. Quá trình chế tạo toàn bộ từ đầu đến chip đóng gói chuẩn bị sẵn sàng mang lại lô hàng tất cả trường đoản cú sáu mang lại tám tuần cùng được tiến hành trên những cửa hàng trình độ cao được Gọi là fabs. Bánh xốp Một điển hình wafer được làm trường đoản cú silibé rất là tinh khiết được tLong thành thỏi mono-tinh hình tròn trụ (boules) lên đến mức 300 milimet (hơi ít hơn 12 inch) bao gồm 2 lần bán kính bằng phương pháp thực hiện quá trình Czochralski. Những thỏi sau đó được thái thành tnóng gồm độ dày 0,75 mm và đánh bóng để có được một mặt phẳng khôn cùng tiếp tục và bằng phẳng. Một Khi các tấm được chuẩn bị, những bước cách xử lý quan trọng để cung cấp hóa học cung cấp dẫn tích hợp mạch mong ước. Nói bình thường, các bước rất có thể được tạo thành nhị khu vực vực: Xử lý kết thúc trước Trngơi nghỉ lại xử trí cuối Chế biến Trong phân phối dẫn sản xuất sản phẩm công nghệ, công việc bào chế khác biệt lâm vào cảnh bốn một số loại chính: Lắng đọng, diệt, Patterning, cùng sửa đổi những đặc điểm điện. Lắng ứ là ngẫu nhiên quá trình mọc lông, áo lông, hoặc gửi một tư liệu vào wafer. Công nghệ có sẵn bao gồm và lắng đọng trang bị lý khá (PVD), ngọt ngào và lắng đọng hơi chất hóa học (CVD), và lắng đọng năng lượng điện hóa (ECD), epitaxy chùm phân tử (MBE) cùng gần đây hơn, ngọt ngào và lắng đọng lớp nguyên tử (ALD) trong số những người dân khác. Quá trình sa thải ngẫu nhiên mà loại trừ vật liệu từ bỏ các wafer hoặc với con số mập hoặc vẻ ngoài chọn lọc cùng bao hàm đa phần của quy trình etch, cả hai tương khắc axit ướt với khô tự khắc nlỗi etch ion phản nghịch ứng (RIE). Hóa chất cơ planarization (CMP) cũng là một quá trình loại bỏ sử dụng thân các cung cấp. Patterning bao hàm 1 loạt những quá trình hình hoặc thay đổi bề ngoài bây chừ của những vật tư và lắng đọng cùng thường xuyên được Gọi là in thạch bản. Ví dụ, vào in thạch bản thông thường, wafer được tủ một Hóa chất hotline là 1 trong Âôphotoresist ". Các photoresist được xúc tiếp do một ÂôstepperÂ", một thứ triệu tập, Canh lề, và dịch rời những khía cạnh nạ, nhằm lộ phần chọn của wafer với tia nắng bước sóng nđính . Các Quanh Vùng không pkhá sáng sủa được rửa sạch vày một chiến thuật cải cách và phát triển. Sau Lúc tự khắc hoặc bào chế không giống, cản quang còn lại được lôi ra do tro plasma. Sửa thay đổi những ở trong tính điện đang bao gồm lịch sử vẻ vang của doping mối cung cấp transistor và cống lúc đầu của lò khuếch tán và kế tiếp bằng phương pháp ghép ion. Các quy trình doping được theo sau bởi lò nấu nướng thủy tinh hoặc trong các thiết bị tiên tiến và phát triển, bởi ủ nhiệt độ nhanh hao (RTA) mà Giao hàng nhằm kích hoạt dopants cấy. Sửa thay đổi các nằm trong tính năng lượng điện hiện thời cũng mở rộng để bớt hằng số năng lượng điện môi trong low-k vật tư cách sức nóng thông qua bài toán tiếp xúc cùng với tia nắng rất tím trong cách xử lý UV (UVP). hầu hết chip văn minh tất cả tám hoặc nhiều cấp độ cấp dưỡng trên hơn 300 bước cách xử lý trình từ bỏ. Front End Processing "Front End Processing" đề cùa đến sự hiện ra của những láng phân phối dẫn trực tiếp bên trên silinhỏ. Các wafer thô được thiết kế với do sự vững mạnh của một siêu sạch, hầu hết lớp silicon gồm kthi thoảng kngày tiết qua epitaxy. Trong các máy xúc tích và ngắn gọn tiên tiến duy nhất, trước lúc bước epitaxy silinhỏ, thủ pháp được thực hiện để cải thiện công suất của các láng chào bán dẫn được kiến thiết. Một phương pháp liên quan đến việc trình làng một "căng thẳng bước", trong đó một thay đổi thể silinhỏ nlỗi "silicon-germanium" (SiGe) được gửi. lúc silinhỏ epitaxy lắng, mạng tinc thể bị kéo dãn một chút ít, tác dụng là nâng cao tính di động cầm tay điện tử. Một phương thức không giống, được Hotline là "silibé trên hóa học bí quyết điện" công nghệ tương quan đến sự việc cyếu một tấm bí quyết năng lượng điện giữa những wafer silibé liệu cùng các lớp mỏng silibé epitaxy tiếp theo. Phương thơm pháp này hiệu quả trong bài toán tạo ra các transistor cùng với sút cảm giác cam kết sinc. Silinhỏ dioxide Kỹ thuật mặt phẳng xong trước Tiếp theo là: vận tốc phát triển của những cổng điện môi, theo truyền thống silicon dioxide (SiO2), hình thái các cổng, hình thái các vùng nguồn với cống, và cấy tiếp sau hoặc khuếch tán của những tạp hóa học để sở hữu được những tính chất năng lượng điện bổ sung cập nhật mong muốn. Trong các đồ vật bộ lưu trữ, tàng trữ những tế bào, các tụ điện thường thì, cũng khá được sản xuất trên thời điểm đó, cả nhị vào bề mặt silinhỏ hoặc xếp ông xã lên nhau bên trên các bóng buôn bán dẫn. Lớp klặng loại Một Lúc các đồ vật phân phối dẫn khác biệt đã làm được tạo thành họ cần được kết nối với nhau nhằm tạo nên thành các mạch năng lượng điện mong muốn. Như vậy "Bachồng End Of Line "(BEOL A- phần sau của mặt trước của wafer sản xuất, tránh việc nhầm lẫn với" ngừng trở về "của chip chế tạo trong những số đó đề cập đến gói cùng thử nghiệm giai đoạn) tương quan tới việc tạo ra kim loại nối dây được tách biệt vị bí quyết sức nóng chất năng lượng điện môi. Các vật tư phương pháp điện là truyền thống lâu đời là một trong những bề ngoài SiO2 hoặc một ly silicate, cơ mà vật tư hằng số năng lượng điện môi rẻ gần đây mới được thực hiện. Những hóa học điện môi hiện nay với hiệ tượng của SIOC và bao gồm hằng số điện môi khoảng tầm 2,7 (so với 3,9 mang lại SiO2), tuy vậy vật liệu gồm hằng số nhỏ dại nhất là 2.2 đang được hỗ trợ đến công ty cung ứng chip. Liên kết Trong lịch sử dân tộc, các dây sắt kẽm kim loại bao gồm nhôm. Trong phương thức này để hệ thống dây điện hay được gọi là "nhôm trừ", bộ phim chăn nhôm được gửi thứ nhất, khuôn mẫu mã, và tiếp nối xung khắc, giữ lại dây năng lượng điện bị xa lánh. Sau kia vật liệu điện môi được lắng trên dây ptương đối. Các lớp sắt kẽm kim loại không giống nhau được liên kết với nhau bằng cách làm mòn lỗ, Gọi là "vias," trong vật liệu bí quyết năng lượng điện với gửi tiền vonfram trong bọn họ với cùng 1 nghệ thuật CVD.

Xem thêm: Transistor Bjt Là Gì ? Phân Loại, Cấu Tạo, Chức Năng Và Các Thông Tin Chi Tiết

Cách tiếp cận này vẫn được sử dụng trong chế tạo của tương đối nhiều chip nhớ nhỏng bộ lưu trữ truy cập thốt nhiên hễ (DRAM) là số cấp cho liên kết là nhỏ, hiện tại đang sẵn có rộng tứ. Gần trên đây rộng, nhỏng số lượng của những cấp cho liên kết cho súc tích đang tăng lên đáng kể bởi vì số lượng to những transistor cơ mà hiện thời được liên kết với nhau trong một bộ vi cách xử trí văn minh, sự chậm chạp thời hạn vào khối hệ thống dây điện sẽ trsinh sống buộc phải đặc biệt liên hệ sự thay đổi trong tài liệu hệ thống dây năng lượng điện từ bởi nhôm quý phái đồng với từ bỏ dioxit silic nguyên liệu thấp-K new rộng. Nâng cao năng suất này cũng kèm theo với ngân sách bớt qua chế tao Damascene kia thải trừ các bước giải pháp xử lý. Trong bào chế Damascene, trái ngược cùng với công nghệ nhôm trừ, vật liệu lưỡng rất lắng thứ nhất là một trong những tập phim chăn uống với được dập khuôn với giữ lại lỗ hổng hoặc tương khắc hào. Trong "Damascene single" chế biến, đồng sau đó được gửi vào các lỗ hoặc rãnh bảo phủ vì một mặt hàng rào phyên mỏng mảnh dẫn vias đầy hoặc dây "dòng" tương xứng. Trong technology "Damascene kép", cả hai rãnh và thông qua trước lúc được chế sự ngọt ngào của đồng dẫn tới sự hình thành của tất cả nhì qua với chiếc đôi khi, liên tục sút con số quá trình chế tao. Sở phyên ổn mặt hàng rào mỏng dính, Gọi là Copper Barrier Seed (CBS), là quan trọng nhằm ngăn ngừa sự khuếch nhất trí vào điện môi. Bộ phlặng tường ngăn lphát minh là tất cả hiệu quả, tuy thế là đa số không tồn tại. Nhỏng sự hiện hữu của bộ phim truyện rất nhiều ngăn cản tuyên chiến đối đầu và cạnh tranh cùng với các mặt phẳng cắt ngang dây đồng có sẵn, sinh ra những trở ngại tiếp tục nhưng mà mỏng manh độc nhất thay mặt đại diện cho 1 Một trong những thách thức lớn nhất vẫn diễn ra vào chế tao đồng ngày từ bây giờ. Vì số lượng những kết nối nút tăng, planarization của các lớp trước đó là cần thiết để bảo vệ mặt phẳng phẳng trước lúc in thạch phiên bản tiếp sau. Nếu không có nó, các cấp càng ngày càng trsinh sống phải xung quanh co và không ngừng mở rộng bên ngoài chiều sâu của chổ chính giữa điểm của in thạch bản gồm sẵn, can thiệp với kĩ năng quy mô. CMPhường (Cơ khí Hóa hóa học tấn công bóng) là cách thức sơ chế để giành được như vậy mặc dù planarization thô "etch lại" vẫn còn nhiều khi thực hiện nếu số lượng những mức liên kết là không có tương đối nhiều hơn tía. Wafer phân tích Bản hóa học vô cùng tuần từ cách xử lý wafer đã có tác dụng tăng nhu yếu về giám sát và đo lường trong thân các bước bào chế không giống nhau. Wafer đồ vật khám nghiệm giám sát và đo lường được sử dụng để xác minc rằng những tấm vẫn tồn tại giỏi và không trở nên hỏng hại do quá trình giải pháp xử lý trước đó. Nếu con số diesÂ-các mạch tích vừa lòng sau cuối đã biến đổi chipsÂ-on một wafer đo lường và thống kê như không quá vượt một ngưỡng xác định trước, wafer được túa tháo dỡ nắm vì chưng đầu tư chi tiêu vào bào chế tiếp. Thiết bị chất vấn Một Lúc quy trình Front End đã làm được ngừng, các thiết bị cung cấp dẫn đang buộc phải chịu đựng hàng loạt những phân tích năng lượng điện nhằm xác minh coi chúng ta hoạt động đúng. Tỷ trọng của những thứ bên trên wafer tra cứu thấy để thực hiện đúng được call là năng suất. Fab chất vấn những chip trên wafer với cùng 1 thử nghiệm điện tử nhưng mà xay đầu dò nhỏ bé nhỏ đối với chip. Máy lưu lại mỗi chip xấu với 1 giọt dung dịch nhuộm. Các chi phí fab đến thời hạn demo nghiệm; giá chỉ là vào trang bị trường đoản cú của cent mỗi giây. Chip thường xuyên được thiết kế với Âôtestability features "để tăng vận tốc thí nghiệm, cùng giảm ngân sách khám nghiệm. Thiết kế tốt cố gắng để khám nghiệm cùng những thống kê thống trị các góc: rất của hành động silicon tạo ra vì chưng nhiệt độ hoạt động kết phù hợp với phần lớn thái rất của các bước giải pháp xử lý fab. Hầu hết các xây cất đối phó với hơn 64 góc. Bao bì Sau Khi phân tách, wafer được ghi với sau đó phân thành từng chết. Chỉ giỏi, chip không nhuộm thường xuyên được gói gọn. Bao suy bì nhựa hoặc gbé tương quan đến việc gắn thêm chết, kết nối những tấm lót bị tiêu diệt để những chân trên gói, niêm phong với chết. Dây nhỏ được áp dụng để liên kết với miếng đệm để những chân. Trong số đông ngày cũ, dây năng lượng điện được lắp bằng tay thủ công, nhưng mà bây chừ lắp thêm mục tiêu kiến tạo thực hiện trọng trách. Theo truyền thống lịch sử, các dây với những chip là vàng, dẫn mang lại một Âôlead frame "(phân phát âm Âôleed frameÂ") của đồng, đã có được mạ bằng mối hàn, một hỗn hợp của thiếc cùng chì. Chì là độc, vì chưng vậy dẫn miễn Âôlead frames "hiện nay là thực hành thực tế cực tốt. Gói chip quy mô (CSP) là technology gói gọn khác. Nhựa đóng gói chip này thường to hơn đáng kể so với chết thực tế, trong khi những chip CSPhường là gần như là kích cỡ của khuôn. CSP.. rất có thể được xây đắp mang lại từng bị tiêu diệt trước khi wafer là thái hạt lựu. Các chip gói gọn được đánh giá lại nhằm bảo đảm an toàn rằng bọn họ không xẩy ra lỗi hỏng vào quy trình đóng gói cùng những vận động liên kết die-to-pin đã làm được thực hiện một giải pháp chính xác. Một laser etches thương hiệu và số của Chipage authority trên bao bì.

Xem thêm: Preemptive Là Gì - Preemptive Nghĩa Là Gì Trong Tiếng Việt

Danh sách những bước:
Đây là một trong danh sách các kỹ thuật chế biến được thực hiện những lần trong một máy năng lượng điện tử tiến bộ cùng ko tuyệt nhất thiết đề nghị khái quát một thứ từ bỏ ví dụ. Wafer chế biến - Wet sạch mát - photolithography - Ion cấy (trong các số ấy dopants được nhúng vào trong những wafer chế tạo ra khu vực của tăng (hoặc giảm) dẫn) - tự khắc khô - ướt tương khắc - tro Plasma - phương pháp điều trị sức nóng - ủ nhiệt nkhô nóng - Lò anneals - Nhiệt lão hóa - Hóa hóa học Vapor Deposition (CVD) - Physical Vapor Deposition (PVD) - epitaxy chùm phân tử (MBE) - năng lượng điện hóa Deposition (ECD) - planarization Hóa chất-cơ học tập (CMP) - xem sét Wafer (nơi hiệu suất năng lượng điện được xác minh) - Wafer backgrinding (nhằm bớt độ dày của wafer nhằm chip kết quả hoàn toàn có thể được chuyển vào một vật dụng mỏng manh nhỏng thẻ hoàn hảo hoặc PCMCIA.) - Chuẩn bị chết - Wafer đính thêm - Die giảm IC Bao bì - Die đi kèm - IC Bonding - Dây link - Lật chip - Tab bonding IC Encapsulation - Baking - Mạ - Lasermarking - Trlặng và vẻ ngoài IC Thử nghiệm
(SEMICON CHẾ) Các bước bào chế buôn bán dẫn
Bài viết liên quan

Trả lời

Email của bạn sẽ không được hiển thị công khai. Các trường bắt buộc được đánh dấu *

Về alokapidakaldim.com

alokapidakaldim.com - Trang web được thành lập bởi Wordpress. Nội dung trên blog này đều đề cập đến những vấn đề mọi người quan tâm và hay tìm kiếm trên công cụ tìm kiếm "Google" hiện nay, giúp người dùng có thêm nhiều thông tin hay và bổ ích.

Lưu Ý Nội Dung

Mọi thông tin trên website đều mang tính chất tham khảo. Và chúng tôi sẽ không chịu trách nhiệm khi bạn tự ý làm theo mà chưa hỏi ý kiến của chuyên gia.


Mọi thắc mắc xin liên hệ: [email protected]

Quản lý nội dung

Nội dung trên website chủ yếu được sưu tầm từ internet giúp bạn có thêm những tài liệu bổ ích và khách quan nhất. Nếu bạn là chủ sở hữu của những nội dung và không muốn chúng tôi đăng tải, hãy liên hệ với quản trị viên để gỡ bài viết

© COPYRIGHT 2021 BY alokapidakaldim.com